카이스트-삼성, 시스템반도체 실습 기회 대폭 늘린다

21일 오후 협약식 개최
28나노급 제작 5회·200개 추가

한국과학기술원(KAIST·카이스트) 학생들이 삼성전자의 장비를 활용해 시스템 반도체 설계·제작 실습을 할 수 있는 기회가 대폭 확대됐다.

카이스트와 삼성전자는 23일 오후 IDEC 동탄교육장에서 시스템반도체(28나노 FD-SOI MPW) 추가 제작 지원을 위한 협약식을 개최했다. (왼쪽부터) 박인철 카이스트 IDEC 소장과 박상훈 삼성전자 상무 , 사진출처=카이스트 제공

카이스트는 21일 오후 삼성전자와 반도체 인재 양성을 위한 지원을 확대하기 위한 '시스템반도체(28나노) 추가 제작 지원’ 협약식을 개최했다. 이와 관련 카이스트 반도체설계교육센터(IDEC)는 정부 지원으로 ‘차세대 시스템반도체 설계 전문인력 양성 사업’을 2021년부터 수행하고 있다. 5년간 총 170억 원의 정부 지원금을 투입해 전국 대학의 석·박사급 학생들을 대상으로 반도체 칩 설계부터 제작에 이르는 전문 교육 과정을 제공하는 사업이다.

구체적으로 2021년부터 삼성전자와 협력해 28나노 로직(Logic) 공정 칩 제작 기회를 수강생들에게 제공해 왔다. 삼성전자는 2026년까지 10회의 공정을 진행해 총 400개의 시스템반도체 칩 제작을 지원할 예정이었다.

하지만 이날 카이스트와 삼성전자는 새로운 협약을 체결해 5회 더 공정을 제공해 200개의 칩 제작 기회를 추가로 지원하기로 했다. 즉 ‘차세대 시스템반도체 설계 전문인력 양성 사업’ 기간 중 총 15회의 공정이 진행돼 600개의 칩을 설계·제작 실습해 볼 수 있는 기회가 제공된다.

반도체 칩 제작은 전공 대학원생들이 이론 교육으로 설계한 도면을 웨이퍼에 적용해 실물을 만들어내는 중요한 과정이다. 실물 칩을 활용한 실험을 통해 설계의 적합성을 검증할 수 있기 때문이다. 하지만 반도체 위탁 생산 업체에 의뢰해 칩을 제작하려면 통상적으로 최소 수천만 원에서 수억 원까지 들어 기회를 얻기가 쉽지 않았다.

박인철 KAIST IDEC 소장은 “우리의 전문 인력 양성 사업은 전국의 많은 반도체 설계 분야 대학원생들이 반도체 제작 공정에 직접 참여해 실전 경험과 프로젝트 참여 경력을 쌓는 중요한 기반이 되고 있다”고 말했다.

김봉수 기자 bskim@asiae.co.kr