IEEE VLSI 研讨会 2025 参会
通过现有 DRAM 技术微缩已到极限
10 纳米以下转向 4F² VG 平台
“将与业界合作把未来变为现实”
SK海力士10日表示，在8日至12日于日本京都举行的“IEEE VLSI 研讨会 2025”上，公司正式发布了将在今后30年引领自身发展的下一代DRAM技术路线图，提出了未来高度化自身DRAM技术的蓝图。这被解读为，SK海力士意在延续其在今年一季度DRAM市场份额中首次登上首位后的强劲势头。
该路线图由当天活动的主题演讲人——登台发言的SK海力士未来技术研究院院长（首席技术官·CTO）Cha Seonyong提出，演讲主题为“引领面向可持续未来的DRAM技术创新”。Cha院长指出：“采用当前技术平台的微缩工艺，正逐步进入难以继续提升性能和容量的局面”，并表示：“为克服这一难题，我们将以在10纳米（nm，1nm为10亿分之一米）级及以下节点上对结构、材料和构成要素的创新为基础，推进‘4F² VG平台’和‘3D DRAM’技术的准备工作，从而突破技术极限。”
所谓技术平台，是指可跨越多个世代加以应用的技术框架。“4F² VG平台”是一项通过将DRAM的单元面积（Cell area)最小化，并借助垂直栅极结构，实现高集成度、高速度、低功耗DRAM的下一代存储技术。F²表示存储DRAM数据的一个存储单元（Cell）所占的面积，F则指半导体的最小线宽。因此，4F²意味着一个单元占据2F×2F的面积，是为了在一块芯片中容纳更多单元而采用的高集成技术。VG（Vertical Gate，垂直栅极）是指在DRAM中承担晶体管开关作用的栅极（Gate）垂直竖立，通道环绕其周围的一种结构。以往则是栅极水平躺在通道上方的平面结构。目前6F²单元较为常见，但如果将4F²单元与把电路部分布置在单元区域下方的晶圆键合技术相结合，不仅单元效率有望提升，电学特性也有望得到改善。
Cha院长在提出4F² VG的同时，也将3D DRAM作为下一代DRAM技术的另一核心支柱。业内对该技术的担忧在于，其制造成本可能会与堆叠层数成正比增加，但SK海力士通过技术创新来克服这一问题、确保竞争力的方针已经确定。公司还表示，将推进对关键材料及DRAM各类构成要素的整体技术高度化，获取新的增长动力，并以此为基础，构建未来30年持续推动DRAM技术演进的根基。
Cha院长表示：“在2010年前后，业界普遍预测DRAM技术的极限在20纳米左右，但通过持续的技术创新才有了今天的成果”，“今后我们将为参与DRAM技术开发的年轻工程师们提出可作为里程碑的中长期技术创新愿景，并与业界携手合作，把DRAM的未来变为现实。”
业界正关注，SK海力士今后能否如期落实这些路线图，进一步巩固其DRAM第一的位置。根据市场调研机构“TrendForce”的数据，SK海力士今年一季度在全球DRAM市场的份额（按销售额计算）为36.0%，位居第一，销售额为97亿美元。
另一方面，SK海力士选择IEEE VLSI 研讨会作为发布下一代DRAM技术的舞台。该研讨会是在半导体电路及工艺技术领域被公认为世界最高权威的学术会议，每年在美国和日本轮流举办。大会上将发布包括下一代半导体、人工智能芯片、存储器、封装等在内的前沿研究成果。在活动最后一天即12日，SK海力士负责下一代DRAM专项工作组的副社长Park Judong将发布运用VG和晶圆键合技术验证DRAM电学特性的最新研究结果等内容。
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