UNIST在低温下实现二维半导体逐层堆叠制造
面向下一代半导体材料，在原子层尺度上精密堆叠的未来半导体制造工艺核心技术已经开发完成。
该技术可在低温条件下应用于纳米级三维结构，有望被用于多种电子器件。
UNIST 半导体材料·部件研究生院、新材料工程系 Seo Junki 教授团队与弘益大学 Song Bonggeun 教授、UNIST Jung Huyeong 教授研究团队合作，利用原子层沉积法（Atomic Layer Deposition, ALD），开发出了在 50 度低温下使碲（Tellurium）原子规则排列的薄膜沉积工艺。
原子层沉积法是在较低工艺温度下，于三维结构表面实现薄而均匀的膜层涂覆并可精确控制厚度的下一代薄膜工艺。
为了应用于下一代半导体——原子层半导体，一般需要 250 度以上的工艺温度以及 450 度以上的额外热处理工序。
研究团队将原子层沉积法应用于目前在电子器件、热电材料等多个领域开展研究的单元素原子层半导体“碲”，在无需热处理工序的情况下，于 50 度低温成功制备出了高品质薄膜。
制备出的薄膜中原子规则排列，厚度可控制在纳米（十亿分之一米）以下，并且能够在所有表面上实现均匀沉积。
研究团队为在低温下提高反应性，利用了具有酸碱性的两种前驱体。此外，还额外采用了作为高表面反应性和高稳定性材料的共反应物，并将前驱体以更短间隔分段反复注入。
由此，与以往沉积出密度低、颗粒不连续的传统方式相比，成功制备出了更加致密、密度更高的薄膜。
通过此次开发的制造工艺，研究团队在整片 4 英寸（100 毫米）晶圆上制备了碲薄膜，且薄膜实现了原子层水平的厚度调控和均匀沉积。同时也证实，该工艺可沉积于为实现器件高集成化所需的垂直型三维结构体上。
第一作者研究员 Kim Changhwan 表示：“本次研究克服了传统薄膜沉积法的局限性，将碲成功应用于原子层沉积法这一新的沉积方式。碲薄膜即使在复杂的三维器件结构中也能实现均匀沉积，因此有望应用于多种电子器件。”
半导体材料·部件研究生院、新材料工程系教授 Seo Junki 称：“本次研究在半导体沉积工艺中，成功满足了低温、大面积、高品质合成这三大关键要求。”
他补充表示：“在传统沉积法中加入新的工艺要素，从而成功实现了‘非传统’二维新材料·新器件，这一点将使多样化的应用研究成为可能。”
该研究于 7 月 11 日在线发表在纳米科学领域国际学术期刊《ACS Nano》上，并因其成果获选为封面论文。研究工作得到了科学技术信息通信部韩国研究财团（优秀新进研究项目等）、韩国产业技术评价管理院和韩国半导体产业协会等机构的资助。
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