[Peace & Chips]英特尔发布2纳米新技术…代工工艺竞争升温

by Kim Pyeonghwa

Published 12 Jun.2023 12:00(KST)

Updated 26 Jun.2023 18:45(KST)

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三大半导体学会“VLSI研讨会”召开
晶圆代工行业次世代技术竞争激烈
英特尔发布“PowerVia” 三星公布“3纳米第二代”

编者按被称为现代工业“粮食”的半导体。几乎每天都能听到这个词，可真要自己开口解释时，却总是张不开嘴吧？在“Peace & Chips”栏目中，我们会把晦涩难懂的半导体概念和整个产业的脉络，做成“入口即化”的内容端给您，只要“动动勺子”就行了。

“VLSI Symposium 2023”于11日在日本京都开幕。VLSI与ISSCC、IEDM并列为全球三大半导体学会。这是一项在美国和日本轮流举行的年度活动，每年都会评选并发布优秀论文，也是全球主要半导体企业、机构和高校等相关人士齐聚一堂、讨论下一代技术的平台。

据称，今年的VLSI上，晶圆代工（半导体委托生产）企业将接连发布其下一代技术。尤其是美国英特尔表示，将在本次会议上介绍计划应用于2纳米（㎚，1㎚=10亿分之1米）级代工工艺的新技术，因此备受关注。这项技术就是“PowerVia”。

据介绍，PowerVia是一项颠覆传统芯片供电方式的创新技术。半导体要工作就必须有电，以往电力布线都布在芯片正面，而PowerVia的核心在于把这些电力布线的位置移到了芯片背面。为此，需要减薄晶圆厚度，并利用硅通孔（TSV）等纳米级工艺技术。

英特尔应用PowerVia技术的测试芯片（处理器）图像 / 图片由英特尔提供

半导体芯片是在称为晶圆的圆形硅基板上，经过无数道工序最终诞生的。首先是在晶圆正面绘制电路图，之后再根据绘制好的电路进行布线。通过把电路中的各个晶体管（器件）连接起来，铺设出能够传递信号并供电的“通路”（线）。在这一过程中，晶体管上方会同时堆叠信号布线和电力布线。

英特尔认为，这种方式存在局限。随着半导体技术的发展，工艺不断微缩，电路线宽变窄，布线面积也不可避免地随之缩小。在这种情况下，信号线与电力线的布线区域相互纠缠，会产生噪声等一系列问题。

英特尔判断，如果把电力布线布置在晶体管下方，与信号布线分离，就可以在降低相互干扰的同时，提高电源效率和芯片性能。为此，在2021年预告引入PowerVia之后，英特尔持续开展技术研究。结果显示，在采用PowerVia的测试用处理器（中央处理器，CPU）上，将时钟（运行）频率提升了6%，并把封装阶段出现的电压降（损失）降低了30%。

英特尔计划在20埃（A，1A＝0.1㎚）、18A工艺中，与RibbonFET一道引入PowerVia。若能按既有路线图推进，明年上半年将在2㎚工艺、下半年将在1.8㎚工艺上实现这一新技术。RibbonFET是英特尔为其下一代晶体管结构——环绕栅极（GAA）技术所起的自有名称。

全球晶圆代工市场份额走势（2021年第三季度至2023年第一季度） / 图片来源=Counterpoint Research

三星电子将在本次会议上展示3㎚第二代工艺（SF3）的规格。继去年6月以3㎚第一代工艺（SF3E）实现量产之后，计划于明年开始量产SF3，本次则是首次介绍其详细规格。从已提前公开的资料来看，SF3在SF3E率先业界导入的GAA技术基础上进行了改进，与4㎚工艺相比，电源效率提高34%，性能提升22%。

台积电也将展示可在3㎚工艺中应用的多种技术，并预告将讨论支持高性能计算的集成系统扩展解决方案、量子计算等多项技术。随着晶圆代工市场“蛋糕”不断做大，企业间的技术竞争也愈发激烈。

从市场调研机构Counterpoint Research发布的一季度晶圆代工市场统计数据来看，台积电以59%的市占率位居第一，三星电子以13%的市占率位居第二。英特尔是在2021年宣布重返晶圆代工市场，因此目前市占率仍然有限。在三星电子忙于缩小与台积电差距之际，英特尔则把目标锁定在2030年跻身全球晶圆代工行业第二。