KAIST研究团队
韩国本土研究团队开发出一种用于人工智能的 PIM 半导体，其数据处理能力是现有产品的 15 倍。
韩国科学技术院（KAIST）研究团队 14 日表示，国内首次在动态随机存取存储器（DRAM）存储单元内部直接集成运算器，成功开发出一款名为“DynaPlasia”的 PIM 半导体，相比现有产品可执行 15 倍容量的人工智能（AI）运算。
DynaPlasia 演示
在实时物体识别系统中，可以根据多种人工智能模型结构，对搭载 DynaPlasia 芯片的性能进行优化。每个人工智能模型（深度神经网络）由多个层组成，当模型结构发生变化时，硬件结构也会随各层的结构相应调整。此外，还可以观察到，随着硬件结构的变化，内存与运算时间等资源会进行动态切换。
图片由韩国科学技术院提供
DynaPlasia 这一名称由 Dyna（动态的、基于 DRAM）和 Plasia（按目的形成结构）组合而成，意味着在 DRAM 基础上可根据需要构建硬件结构，从而处理多种人工智能模型。
PIM（Processing-In-Memory，存内计算）是将存储器与处理器运算单元集成在同一芯片内的下一代半导体技术。它可以解决在传统计算结构（冯·诺依曼结构）中，由于存储器与处理器分离而产生的数据瓶颈和过度功耗问题。
此前虽然也有 PIM 半导体被开发出来，但大多是每个存储单元需要 8 个以上晶体管的 SRAM-PIM 方式，或者即便像现有的 PIM（HBM-PIM、GDDR6-AiM 等）一样以 DRAM 为基础实现 PIM，其运算器也采用将其布置在存储单元阵列外部邻近位置的数字 PIM（近存内 PIM，Near Memory PIM）方式。这类数字 PIM 方式虽然通过缩短存储器与运算器之间的距离、拓宽带宽来降低了数据瓶颈，但并未通过将运算器直接集成到存储单元内部来提升运算性能。
研究团队此次开发的 DynaPlasia 是一款模拟型 DRAM-PIM 架构的 AI 半导体，仅用 3 个晶体管构成一个存储单元。通过在存储单元内部集成运算器，并采用具有高并行性和高能效的模拟运算方式，大幅提升了集成度和运算功能。借助具备泄漏电流容忍度的计算方案，使所有存储单元都能够并行工作。与现有数字 DRAM-PIM 方式相比，并行度提升约 300 倍，数据处理量提高 15 倍。由于 DRAM 具有存储单元内部电荷会因泄漏电流而逐渐消失的特性，此前难以实现高并行度的模拟型 DRAM-PIM。研究团队通过在单元内部的乘法逻辑中消除泄漏电流影响后再执行模拟运算，使所有存储单元能够实现并行运行。
此外，在传统模拟型 PIM 半导体中，存储器、运算器以及模数数据转换器分别实现，采用固定硬件结构；而研究团队则首次在全球范围内开发出“三模单元”（Triple-Mode Cell），使单个存储单元能够同时支持存储器、运算器和数据转换器三种功能。由此可根据实际人工智能运算需求形成硬件结构，通过动态核心形成架构，相比现有模拟型 PIM 半导体，效率提升约 2.5 倍。
本次研究成果已在上月于美国旧金山举行的国际固态电路会议（ISSCC）上发布。
KAIST 电气电子工程系教授 Yoo Hoejun 表示：“本研究不仅消除了既有人工智能半导体所面临的内存瓶颈问题，还成功开发出兼具高吞吐量和可变性的高内存容量 DRAM-PIM，意义重大。”他同时表示，“如果实现正式商业化，在近期日益庞大且多样化的人工智能模型中，该技术也有望展现出优异性能。”
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